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11 mars 2017 à 10:21:22
Bonjour,
Je suis sur un projet en licence d'électronique, ou il nous est demandé de faire un diviseur de fréquence de 100Mhz à 5Hz. On nous a fournis le code d'un diviseur de 100Mhz à 25Mhz, qui consiste à diviser par 4 la fréquence, donc avec un compteur sur 2 bits car 2^2=4 si j'ai bien compris.
Diviseur De Frequence En Vhdl
Sous une tension d'alimentation de 3, 3V,
ce circuit consomme environ 31 mA, et peut fonctionner jusqu'à 11 GHz en BiCMOS6G. Cette première version présente deux inconvénients majeurs:
– il est nécessaire d'extraire un signal supplémentaire en sortie de chaque bascule, et en particulier sur la
première qui fonctionne à haute fréquence, ce qui en perturbe le fonctionnement;
– l'utilisation de portes logiques àN > 4 entrées est déconseillée pour pouvoir monter plus haut en
fré-quence. Dans une deuxième topologie (figure3. 7):
– il n'y a plus le problème d'extraction de signaux après chaque diviseur par 2;
4/5
F igure 3. 5 – Schématique logique du premier prédiviseur 4/5. Division par 4 Division par 5
Horloge
F igure 3. 6 – Chronogrammes du premier prédiviseur 4/5. – la porte OU à quatre entrées a été remplacée par une porte OU à trois entrées. F igure 3. 7 – Deuxième prédiviseur 4/5. F igure 3. 8 – Troisième prédiviseur 4/5. Cette deuxième version fonctionne en moyenne jusqu'à 18 GHz et montre donc une amélioration
impor-tante de la fréquence de fonctionnement.
Diviseur De Fréquence Par 2 Vhdl
4(cas représenté:N=
4) [G1, G2]:on parle de structure « Johnson », structure récurrente dans la littérature scientifique, la division par
N+1 étant obtenue en masquant le signal de rebouclage des bascules D pendant une période d'horloge, figeant
leur état pendant cette période et créant ainsi le «+1 ». Le problème rencontré avec ce genre de structure se situe
au niveau du rebouclage: le signal de sortie de la dernière bascule D doit traverser une porte logique en moins
d'une période d'horloge pour revenir à l'entrée de la première (tempst 1). À partir d'une certaine fréquence, ce
signal met plus d'une période d'horloge pour se propager sur ce chemin dit « critique », et le prédiviseurN/N+1
n'assure plus sa fonction. F igure 3. 4 – Prédiviseur classique réalisant le facteur N + 1 par masquage du signal RF. Nous avons donc proposé une structure totalement originale, déclinée en 3 versions, capable de transformer
ce chemin critique en un chemin non critique, afin d'éviter un dysfonctionnement à haute fréquence [P1, P2].
Diviseur De Fréquence Protestante
Synthétiseurs fractionnaires Delta-Sigma
Si la séquence de division par n et de division par (n + 1) est périodique, des signaux parasites apparaissent à la sortie du VCO en plus de la fréquence souhaitée. Les diviseurs fractionnaires delta-sigma surmontent ce problème en randomisant la sélection de n et (n + 1), tout en maintenant les ratios moyennés dans le temps. Voir également
Boucle à verrouillage de phase
Prescaler
Compteur d'avaleur d' impulsion et diviseur d'avaleur d'impulsion
Les références
^ RL Miller (1939). "Générateurs Fractionnels de Fréquence Utilisant la Modulation Régénérative". Actes de l'IRE. 27 (7): 446–457. doi: 10. 1109 / JRPROC. 1939. 228513. Liens externes
Une étude des diviseurs de fréquence régénératifs haute fréquence
Diviseur De Fréquence Quartus
F igure 3. 2 – Schématique d'une bascule sensible sur niveau. Les premières versions sur technologie BiCMOS6G ou BiCMOS7 faisaient état de consommations de l'ordre
d'une dizaine de mA (sans étage de sortie) sous 3, 3 V, pour des fréquences de fonctionnement jusqu'à 25 GHz
environ en BiCMOS7, qui est une technologie 0, 25 µm. Suivant les versions des étages de sortie, la puissance
disponible en sortie affichait entre et−5 et−10 dBm. La figure3. 3présente les mesures réalisées sur un de nos
meilleurs diviseurs: la puissance admissible en entrée et la puissance disponible en sortie en fonction de la
fréquence d'entrée. F igure 3. 3 – Mesure de la puissance admissible en entrée (min ⧫ et max ∎) et disponible en sortie (▲). 3. 2 PrédiviseursN/N+1avecN=4
Plusieurs structures de prédiviseurs (§1. 4)ont été également été réalisées, à partir desquelles nous avons
pu commencer à mettre en œuvre un certain nombre de techniques originales. 3. 1 Principe de fonctionnement d'un prédiviseur classique
Les prédiviseurs, sont souvent conçus à partir de la structure synchrone de la figure3.
Nous avons finalement détecté un dernier point faible qui empêche
cette seconde version de monter encore plus haut en fréquence: la porte logique OU, située à l'entrée du circuit
et traversée par le signal d'horloge (le signal dont la fréquence est la plus élevée du circuit), est légèrement
dis-symétrique en logique ECL, ce qui devient problématique pour les fréquences les plus hautes. Nous avons donc
imaginé dans une dernière version de remplacer cette porte par une bascule D réagissant sur niveau dont la
struc-ture est beaucoup plus symétrique (figure3. 1). Cette dernière structure originale a été intégrée dans le diviseur
programmable de facteurMprésenté section suivante. Notons que le principe de masquage de l'horloge dont il
est question ici s'applique quel que soit le rapportN/N+1. 3. 3 Diviseur programmable parM
Afin de créer les diviseurs programmables parM, il faut ajouter aux prédiviseurs ECL précédents, des
comp-teurs CMOS ainsi que des convertisseurs logiques ECL ↔logique CMOS.
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